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1. 异步低功耗RSA电路结构的设计和实现

张奇惠, 曹健, 曹喜信, 于敦山, 张兴

北京大学学报自然科学版 2018, 54 (6): 1351-1354. DOI: 10.13209/j.0479-8023.2018.046

摘要（810）

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PDF（pc）（2003KB）（205）

提出一种适用于智能卡和电子标签的异步低功耗RSA电路结构及其模乘电路结构, 使用GTECH的优化方法和BrzCallMux的实现策略, 基于TSMC 130 nm CMOS标准工艺进行ASIC实现。结果表明, 所提出的异步低功耗RSA的面积最低仅为其他RSA面积的4%, 一次加解密时间最低仅为其他RSA加解密时间的0.216%, 功耗最低仅为其他RSA功耗的16.99%。

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2. 一种针对FPGA密码模块的非侵入式故障攻击

廖楠, 崔小欣, 廖凯, 王田, 于敦山, 程玉芳

北京大学学报（自然科学版） 2016, 52 (2): 193-198. DOI: 10.13209/j.0479-8023.2015.126

摘要（1477）

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PDF（pc）（1335KB）（613）

在FPGA平台上, 利用降低电源电压的方法使电路关键路径上的数据建立失败, 从而达到注入故障的目的。基于合适的故障模型, 攻击者可以有效地获取密钥信息，实现了针对密码模块的高效率、低成本的非侵入式故障攻击方法。攻击实验利用一台电压源和一台个人电脑, 通过8组正确和错误密文对, 成功地恢复出一个FPGA 中AES密码模块的128 bit完整密钥。

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3. 一种集成SAR-ADC的电容式MEMS陀螺仪高精度模拟接口电路

方然,鲁文高,陶婷婷,沈广冲,胡俊嵘,陈中建,张雅聪,于敦山

北京大学学报（自然科学版）

摘要（784）

PDF（pc）（2165KB）（762）

提出一种为MEMS振动陀螺仪设计的驱动和检测接口电路。第一步采用通用级和TIA得到低噪声C/V转换, 同时集成采样率1.25 MS/s的14位SAR-ADCs, 将驱动和感应模式的信号转换到数字域。采用这种策略, 模拟电路的复杂性被降低, 数字域的信号可以更精确操作。此接口适用于共振频率为3~15 kHz的MEMS 陀螺仪。此电路在0.18μm CMOS工艺流片。实验结果显示, 在3.5 kHz频率下, 输出电容的噪声密度为0.03 aF/√Hz。

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4. 抗差分能量攻击的DES加密芯片设计

李睿,崔小欣,魏为,吴迪,廖凯,廖楠,马恺声,于敦山

北京大学学报（自然科学版）

摘要（837）

PDF（pc）（2211KB）（534）

提出将掩码和随机延时两种策略综合的方法以增强加密算法的抗攻击性能, 同时, 提出一种多掩码方案取代传统的单一掩码, 进一步增强抵御以汉明重量为模型的能量攻击。此综合策略应用于DES加密设备, 结果表明, 能够成功抵御10⁵条能量迹攻击, 抗攻击性能提高40%。

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5. 一种用于RFID的基于广义二进制Hessian曲线的密码处理器的实现

廖凯,崔小欣,廖楠,王田,张潇,黄颖,于敦山

北京大学学报（自然科学版）

摘要（831）

PDF（pc）（522KB）（384）

针对射频识别(RFID)芯片面积和能量资源极其有限的特点, 设计实现了一种基于广义二进制Hessian曲线(GBHC)的椭圆曲线密码(ECC)处理器。在算法上采用Montgomery Ladder点乘算法和 w坐标法, 以优化加速运算时序, 在结构上精细设计循环移位寄存器组和门控时钟, 以降低面积和能量消耗。实验表明, 在保证安全精度不变的情况下, 所实现的密码处理器具有较快的运算速度、极小的芯片面积和超低的能量消耗, 并能抵抗简单功耗分析(SPA)等侧信道攻击(SCA)。

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6. 基于FPGA平台的电路级抗差分功耗分析研究

黄颖,崔小欣,魏为,张潇,廖凯,廖楠,于敦山

北京大学学报（自然科学版）

摘要（776）

PDF（pc）（499KB）（400）

研究DPA攻击方法以及相应的电路级防护技术, 提出在FPGA (现场可编程门阵列)上实现WDDL的设计方法以及适用于FPGA的对称布线技术, 随后在FPGA 平台上实现一个4 位加法器并进行功耗分析。实验结果表明, WDDL电路的功耗波动比普通电路有较明显的下降。WDDL结构以一定的芯片面积为代价, 可有效降低FPGA功耗与数据的相关性, 具有较好的抗DPA (差分功耗分析)攻击性能。

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7. 针对FPGA实现的AES密码芯片的相关性电磁分析攻击

张潇,崔小欣,魏为,黄颖,廖凯,廖楠,于敦山

北京大学学报（自然科学版）

摘要（843）

PDF（pc）（1677KB）（353）

通过研究相关性电磁分析(CEMA)攻击方法, 构建电磁泄漏信息采集和数据处理平台, 对基于现场可编程门阵列(FPGA)实现的AES-128密码算法进行近场相关性电磁分析攻击。攻击结果表明, 该平台能够获取密码芯片工作时的电磁泄漏信息，并通过分析获取AES第10轮加密的全部16个字节密钥。经过优化数据处理, 相关性电磁分析攻击的效率得到很大提高, 攻击所需的数据组数大大下降。

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8. RSA加密中基于二次Booth编码的Montgomery乘法器

王田,崔小欣,廖凯,廖楠,黄颖,张潇,于敦山

北京大学学报（自然科学版）

摘要（794）

PDF（pc）（336KB）（316）

研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。通过SMIC 0.13μm工艺实现的阶64, 128和256的128 bit和256 bit的Booth大数乘法器, 分别在160 MHz和125 MHz的频率下实现模乘运算。实验结果表明, 阶64, 128和256的Booth乘法器在速度上性能一致, 但随着阶的增加, 由于预计算和产生部分积的复杂度上升, 乘法器的面积将增加。

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9. 水下声学调制解调器动态可重构数字系统设计与实现

武玲娟,崔小欣,于敦山

北京大学学报（自然科学版）

摘要（672）

PDF（pc）（597KB）（680）

提出一种动态可重构的水下声学调制解调器数字系统, 此系统将调制、解调模块定义为可重构模块, 根据水下声学信道的检测结果, 动态调整其调制解调方式和数据率, 以提供低误码率、低能耗的通信。在Xilinx XUPV5 FPGA开发板上完成数字系统的实现与软硬件协同验证, 结果表明功能正确, 数字系统可以动态配置为2FSK和2PSK模式。与传统FPGA实现方法相比, 动态可重构的设计方法提高了算法设计的灵活性, 节约了数字系统硬件实现的资源。

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10. 高灵敏度GPS接收机载波跟踪环路的设计优化与实现

武玲娟,崔莹莹,路卫军,于敦山

北京大学学报（自然科学版）

摘要（760）

PDF（pc）（506KB）（644）

基于高灵敏度GPS基带信号处理器, 设计优化并实现了GPS载波跟踪环路。为了提高跟踪灵敏度, 对鉴相器的性能、环路误差、环路参数进行了分析优化, 并采用锁频环辅助锁相环结构, 同时对于需要多个乘法器、除法器的模块采用分时共享技术, 降低了资源消耗减小芯片面积。用Verilog硬件描述语言实现了所设计的载波跟踪环路, 在ModelSim中完成了RTL级代码的逻辑和功能仿真, 搭建了FPGA开发板验证平台, 并使用GPS L1波段信号源进行性能测试。测试结果表明所设计的载波跟踪环路可达到25 dB-Hz的跟踪灵敏度。单通道载波跟踪环路基于SMIC 0.18μm工艺, Design Complier的逻辑综合面积为425555μm²。

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11. 使用嵌入式处理器的水声调制解调器控制系统设计方法与研究

李莹,Bridget Benson,于敦山,Ryan Kastner,张兴

北京大学学报（自然科学版）

摘要（700）

提出了一种使用带有嵌入式处理器的FPGA 实现水声调制解调器控制系统的方法, 根据声波通信的数据特点选择适合的通信总线搭建系统结构, 设计出合理的软硬件协同工作流程和中断控制信号。通过在Xilinx VirtexIVFPGA 的嵌入式 MicroBlaze 软处理器上实现并通过软硬件协同验证, 表明所设计的控制系统能够准确控制整个数字信号处理过程, 实时监控电路工作情况, 性能稳定可靠。

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12. 高灵敏度GPS接收机捕获电路的优化与实现

路卫军,黄永灿,于敦山,张兴

北京大学学报（自然科学版）

摘要（603）

基于传统的时域并行相关的能量检测技术提出一种资源优化方法, 通过两步相关法和分时共享技术进行相干积分, 对某一估计频率下的 1023 个不同的码相位进行并行处理, 在采样频率为 16. 368 MHz 的条件下所需相关器数量减少为未优化前的 1/ 102. 3。用 Verilog 硬件描述语言实现了采用优化技术的能量检测器, 给出了FPGA 实现结果和 Design Compiler 的综合结果。测试结果表明, 在预检测积分时间为 2s, C/N₀ = 21dB-Hz, 虚警概率为0. 097% 时, 捕获概率可达到90%。

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13. 高速并行BCH译码器的VLSI设计

金婕,于敦山

北京大学学报（自然科学版）

摘要（685）

提出了一种用于光通信前向纠错码译码的高速并行二进制BCH(Bose-Chaudhuri-Hocquenheim)译码器的电路结构。同时提出了一种新颖的伴随式并行计算的结构，该结构面积小速度快。针对纠错位数为3的情况，基于直接求解的判决树算法，推导出一组易于硬件实现的无除法的错误位置判决多项式，该推导方法可用于纠错位数少于5的情况。基于提出的并行结构，在SIMC0.18μm的标准CMOS工艺下，实现了8位并行处理（4359，4320）BCH的译码器，结果表明在面积为0.31mm²时，时钟频率可以达到248MHz，是串行译码器数据吞吐量的8倍，而面积不到串行译码器的2倍。

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14. 一种在FPGA上实现FIR数字滤波器的资源优化算法

李莹,路卫军,于敦山,张兴

北京大学学报（自然科学版）

摘要（665）

针对原有在FPGA上实现高速FIR滤波器的移位加算法，进一步分析了算子调度的具体过程，讨论了在不同情况下该算法所能达到的最省资源的算子调度方案，并提出了优化的具体规则。在Xilinx spartan3系列FPGA上的实现结果表明，对于16阶固定系数FIR滤波器，相比于原有的移位加算法以及Xilinx Coregen^TM生成的同等规模的分布式算法滤波器，采用优化算法后的FIR滤波器可节省资源分别达11.7%和29.7%。

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15. 一种行为级的仿真方法及Sigma-Delta模数转换器的最优化设计

张信,于敦山,盛世敏,谭志超

北京大学学报（自然科学版）

摘要（818）

提出了一种行为级仿真方法，可以用于Sigma-Delta模数转换器系统级和行为级设计。与传统的行为级设计方法相比，该方法拥有更高的速度，更加易于使用，并且对于行为级设计来说有更高的效率。采用这种仿真方法，能详细分析模拟电路单元的非理想特性如积分器、比较器、运算放大器等，有助于实现高性能设计。为了验证该设计方法的有效性，设计了一个二阶Sigma-Delta模数转换器，并采用0.13μm混合信号CMOS工艺进行了流片。测试结果显示，调制器可以实现77.2dB的最高信噪比，相当于12.5位量化精度，而功耗仅为5.9mW(包括抽取滤波器为6.2mW)。

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16. 一种新的H.264/AVC标量量化并行VLSI结构

彭春干,于敦山,曹喜信,盛世敏

北京大学学报（自然科学版）

摘要（588）

针对H.264视频编码标准关键技术52级标量量化的VLSI实现过程中，传统结构的速度和面积不能有效满足H.264在高速高并行编码应用中的实时要求，通过采用部分CSD码无符号压缩移位加法树、参考电平连线、对量化系数和步长重新进行分组分段编码等方法，有效替代了H.264标量量化过程中出现的矩阵乘法、查表、除法等不利于硬件加速的算法,提出了一种非常适合流水加速的基于4×4块并行的VLSI结构,通过控制级联加法器级数就可以有效调节其速度性能，当级数为2时，其块处理速率可以达到121.6MHz, 能够满足4096×2304@120Hz视频的实时处理要求。该结构在面积和功耗方面较传统结构也有较大的改进，采用SMIC 0.13μm工艺单元库，综合时钟频率设为100MHz时，等效门和功耗分别节省了38%和30％。

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17. 根据数据统计特征的低功耗FFT处理器

张师群,于敦山,盛世敏

北京大学学报（自然科学版）

摘要（762）

提出了一种基于SDF（single-path delay feedback）结构的低功耗FFT处理器。该FFT处理器使用了根据输入数据的统计分布特征的功耗优化方案。详细分析了该方法的优缺点，并提出了相应的改进方案。使用中芯国际0.18 μm工艺设计实现了一个64点的FFT处理器，通过比较发现对于特定的数据流，大约可以节省15％的功耗。

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18. 一种适用无线视频通讯低复杂度H.264 VBSME VLSI结构

彭春干,于敦山,曹喜信,盛世敏

北京大学学报（自然科学版）

摘要（675）

针对无线视频通讯H.264编码器关键技术VBSME VLSI实现，提出了一种低复杂度结构，该结构由宏块输入缓存器，17×16 蛇形扫描寄存器阵列， 8×8 PE阵列，4×4 SAD加法树和四步可变块运动矢量生成器组成。在有效保持所有的H.264宏块特性的基础上，相对于宏块级的VBSME结构，通过采用新提出的四步可变块运动矢量生成器和双时钟频率调谐技术，主要的数据通道宽度缩减到25%, 硬件代价缩减到37％，关键路径延时由9.8?ns减少到8.2?ns,功耗约降低了50.3％。

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19. 二阶ΣΔ A/D 转换器抽取滤波器VLSI设计和实现

彭春干,于敦山,尚天秀,盛世敏

北京大学学报（自然科学版）

摘要（674）

描述了一种针对高精度要求的二阶ΣΔ A/D转化器抽取滤波器设计和硬件实现的解决方案;提出了一种能够实现2倍抽取的通用无乘法器硬件实现结构,该结构能有效实施半带滤波器和其他高阶FIR的2倍抽取功能。整个滤波器采用无RAM/ROM技术,实现了低通带文波、窄过渡带、高阻带衰减和高抽取率的系统要求,以很低的硬件代价实现了一个16位精度的ΣΔ A/D转换器。

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20. 家庭网络中数字下变频器的设计与实现

崔小欣,于敦山,盛世敏,崔小乐

北京大学学报（自然科学版）

摘要（690）

基于经典的系统设计流程，设计并实现了一种应用于家庭网络核心SoC平台中无线通信系统接收机的专用数字中频下变频器。在系统级，利用系统建模工具MATLAB，完成了数字下变频器的行为建模及其功能划分；在电路级，完成了数字下变频器中主要功能模块的VLSI实现及其功能仿真。考虑到系统实现的复杂性及其硬件资源，对于数字滤波器，采用CSD和RAG等优化策略；对于数控振荡器，采用一种新型的结合LUT和CORDIC算法优点的混合算法实现方案。最后，搭建了基于Xilinx VirtexII XC2V1000-4FG256 FPGA的家庭网络无线通信系统验证平台，完成了数字中频下变频器的功能验证。

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21. 一种新型低kickback噪声的闩锁型比较器

张信,于敦山,盛世敏

北京大学学报（自然科学版）

摘要（1003）

提出了一种新的闩锁型比较器结构。由于它的低kickback噪声特性，此比较器特别适合应用于差分模拟－数字转换器(ADCs)。电路采用标准 0.35μm 的工艺进行模拟，结果显示此比较器在 3.3V 电源下采样频率为 400Ms/s，并且kickback噪声比传统结构减少了88%。

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22. 一种Montgomery模乘算法硬件实现的改进电路

张怡浩,田则,于敦山,盛世敏

北京大学学报（自然科学版）

摘要（728）

速度与面积是数字集成电路设计的两个重要目标，由于它们之间通常是一种相互制约的关系，所以往往要在一定程度上进行折中。作者提出的改进方法可以在几乎不增加硬件面积的条件下有效地提高速度。

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